Produktbild: Transactions on High-Performance Embedded Architectures and Compilers IV
Band 6760

Transactions on High-Performance Embedded Architectures and Compilers IV

48,99 €

inkl. gesetzl. MwSt., Versandkostenfrei


Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

22.11.2011

Abbildungen

XV, 222 illus., schwarz-weiss Illustrationen

Herausgeber

Per Stenström

Verlag

Springer Berlin

Seitenzahl

430

Maße (L/B/H)

24,2/15,9/2,9 cm

Gewicht

678 g

Auflage

2011

Sprache

Englisch

ISBN

978-3-642-24567-1

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

22.11.2011

Abbildungen

XV, 222 illus., schwarz-weiss Illustrationen

Herausgeber

Per Stenström

Verlag

Springer Berlin

Seitenzahl

430

Maße (L/B/H)

24,2/15,9/2,9 cm

Gewicht

678 g

Auflage

2011

Sprache

Englisch

ISBN

978-3-642-24567-1

Herstelleradresse

Springer-Verlag GmbH
Heidelberger Platz 3
14197 Berlin
Deutschland
Email: sdc-bookservice@springer.com
Url: www.springer.com
Telephone: +49 30 827870
Fax: +49 30 8214091

Noch keine Bewertungen vorhanden

Verfassen Sie die erste Bewertung zu diesem Artikel

Helfen Sie anderen Kundinnen und Kunden durch Ihre Meinung.

Kundinnen und Kunden meinen

Bewertungen (0)

  • Produktbild: Transactions on High-Performance Embedded Architectures and Compilers IV
  • A High Performance Adaptive Miss Handling Architecture for Chip Multiprocessors.-

    Characterizing Time-Varying Program Behavior Using Phase Complexity Surfaces.- Compiler Directed Issue Queue Energy Reduction.- A Systematic Design Space Exploration Approach to Customising Multi-Processor Architectures: Exemplified Using Graphics Processors.- Microvisor : A Runtime Architecture for Thermal Management in Chip Multiprocessors.- Special Section on High-Performance and Embedded Architectures and Compilers (HiPEAC).- A Highly Scalable Parallel Implementation of H.264.- Communication Based Proactive Link Power Management.- Finding Extreme Behaviors in Microprocessor Workloads.- Hybrid Super/Subthreshold Design of a Low Power Scalable-Throughput FFT Architecture.- Special Section on Selected papers from the Workshop on Software and Hardware Challenges of Many-core Platforms.- Transaction Reordering to Reduce Aborts in Software Transactional Memory.- A Parallelizing Compiler Cooperative Heterogeneous Multicore Processor Architecture.- A Modular Simulator Framework for Network-on-Chip Based Manycore Chips Using UNISIM.- Software Transactional Memory Validation – Time and Space Considerations Tiled Multi-Core Stream Architecture.- An Efficient and Flexible Task Management for Many Cores.- Special Section on International Symposium on Systems, ArchitecturesModeling and Simulation.- On Two-layer Brain-inspired Hierarchical Topologies: A Rent’s Rule Approach.- Advanced Packet Segmentation and Buffering Algorithms in Network Processors.- Energy Reduction by Systematic Run-Time Reconfigurable Hardware Deactivation.- A Cost Model for Partial Dynamic Reconfiguration.- Heterogeneous Design in Functional DIF.- Signature-based Calibration of Analytical Performance Models for System-level Design Space Exploration.