Stress Management for 3D ICS Using Through Silicon Vias: International Workshop on Stress Management for 3D ICs Using Through Silicon Vias
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UVP
123,00 €
inkl. gesetzl. MwSt.,
Beschreibung
Produktdetails
Einband
Taschenbuch
Erscheinungsdatum
24.08.2012
Herausgeber
Ehrenfried Zschech + weitereVerlag
AIP PressSeitenzahl
182
Maße (L/B/H)
24,3/16,7/1,5 cm
Gewicht
331 g
Auflage
1. 2011
Sprache
Englisch
ISBN
978-0-7354-0938-5
One current challenge to micro- and nanoelectronics is the understanding of stress-related phenomena in 3D IC integration. Stresses arising in 3D TSV interconnects and in the surrounding materials due to thermal mismatch, microstructure changes or process integration can lead to performance reduction, reliability-limiting degradation and failure of microelectronic products. Understanding stress-related phenomena in new materials used for 3D integration and packaging, particularly using through silicon vias and microbumps, is critical for future microelectronic products. Management of mechanical stress is one of the key enablers for the successful implementation of 3D-integrated circuits using through silicon vias (TSVs). The potential stress-related impact of the 3D integration process on the device characteristics must be understood and shared, and designers need a solution for managing stress. The Proceedings summarize new research results and advances in basic understanding of stress-induced phenomena in 3D IC integration. Modelling and simulation capabilities as well as materials characterization are demonstrated to evaluate the effect of stress on product performance.
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