Produktbild: High Performance Embedded Architectures and Compilers
Band 3793

High Performance Embedded Architectures and Compilers First International Conference, HiPEAC 2005, Barcelona, Spain, November 17-18, 2005, Proceedings

49,99 €

inkl. gesetzl. MwSt., Versandkostenfrei


Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

04.11.2005

Abbildungen

XIV, 318 p.

Herausgeber

Tom Conte + weitere

Verlag

Springer Berlin

Seitenzahl

318

Maße (L/B/H)

23,5/15,5/1,9 cm

Gewicht

505 g

Auflage

2005

Sprache

Englisch

ISBN

978-3-540-30317-6

Beschreibung

Produktdetails

Einband

Taschenbuch

Erscheinungsdatum

04.11.2005

Abbildungen

XIV, 318 p.

Herausgeber

Verlag

Springer Berlin

Seitenzahl

318

Maße (L/B/H)

23,5/15,5/1,9 cm

Gewicht

505 g

Auflage

2005

Sprache

Englisch

ISBN

978-3-540-30317-6

Herstelleradresse

Springer-Verlag KG
Sachsenplatz 4-6
1201 Wien
AT

Email: ProductSafety@springernature.com

Noch keine Bewertungen vorhanden

Verfassen Sie die erste Bewertung zu diesem Artikel

Helfen Sie anderen Kundinnen und Kunden durch Ihre Meinung.

Kundinnen und Kunden meinen

Bewertungen (0)

  • Produktbild: High Performance Embedded Architectures and Compilers
  • Invited Program.- Keynote 1: Using EEMBC Benchmarks to Understand Processor Behavior in Embedded Applications.- Keynote 2: The Chip-Multiprocessing Paradigm Shift: Opportunities and Challenges.- Software Defined Radio – A High Performance Embedded Challenge.- I Analysis and Evaluation Techniques.- A Practical Method for Quickly Evaluating Program Optimizations.- Efficient Sampling Startup for Sampled Processor Simulation.- Enhancing Network Processor Simulation Speed with Statistical Input Sampling.- II Novel Memory and Interconnect Architectures.- Power Aware External Bus Arbitration for System-on-a-Chip Embedded Systems.- Beyond Basic Region Caching: Specializing Cache Structures for High Performance and Energy Conservation.- Streaming Sparse Matrix Compression/Decompression.- XAMM: A High-Performance Automatic Memory Management System with Memory-Constrained Designs.- III Security Architecture.- Memory-Centric Security Architecture.- A Novel Batch Rekeying Processor Architecture for Secure Multicast Key Management.- Arc3D: A 3D Obfuscation Architecture.- IV Novel Compiler and Runtime Techniques.- Dynamic Code Region (DCR) Based Program Phase Tracking and Prediction for Dynamic Optimizations.- Induction Variable Analysis with Delayed Abstractions.- Garbage Collection Hints.- V DomainSpecificArchitectures.- Exploiting a Computation Reuse Cache to Reduce Energy in Network Processors.- Dynamic Evolution of Congestion Trees: Analysis and Impact on Switch Architecture.- A Single (Unified) Shader GPU Microarchitecture for Embedded Systems.- A Low-Power DSP-Enhanced 32-Bit EISC Processor.