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Produktbild: VLSI-SoC: From Algorithms to Circuits and System-on-Chip Design
Band 418

VLSI-SoC: From Algorithms to Circuits and System-on-Chip Design 20th IFIP WG 10.5/IEEE International Conference on Very Large Scale Integration, VLSI-SoC 2012, Santa Cruz, CA, USA, October 7-10, 2012, Revised Selected Papers

Aus der Reihe IFIP Advances in Information and Communication Technology

48,99 €

inkl. gesetzl. MwSt., Versandkostenfrei

Beschreibung

Produktdetails

Einband

Gebundene Ausgabe

Erscheinungsdatum

22.11.2013

Abbildungen

X, 121 illus. in color., farbige Illustrationen

Herausgeber

Andreas Burg + weitere

Verlag

Springer Berlin

Seitenzahl

235

Maße (L/B/H)

24,1/16/2 cm

Gewicht

485 g

Auflage

2013

Sprache

Englisch

ISBN

978-3-642-45072-3

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Erscheinungsdatum

22.11.2013

Abbildungen

X, 121 illus. in color., farbige Illustrationen

Herausgeber

Verlag

Springer Berlin

Seitenzahl

235

Maße (L/B/H)

24,1/16/2 cm

Gewicht

485 g

Auflage

2013

Sprache

Englisch

ISBN

978-3-642-45072-3

Herstelleradresse

Springer-Verlag KG
Sachsenplatz 4-6
1201 Wien
AT

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  • Produktbild: VLSI-SoC: From Algorithms to Circuits and System-on-Chip Design
  • FPGA-Based High-Speed Authenticated Encryption System.- A Smart Memory Accelerated Computed Tomography Parallel Backprojection.- Trinocular Stereo Vision Using a Multi Level Hierarchical Classification Structure.- Spatially-Varying Image Warping: Evaluations and VLSI Implementations.- An Ultra-Low-Power Application-Specific Processor with Sub-VT Memories for Compressed Sensing.- Configurable Low-Latency Interconnect for Multi-core Clusters.- A Hexagonal Processor and Interconnect Topology for Many-Core Architecture with Dense On-Chip Networks.- Fault-Tolerant Techniques to Manage Yield and Power Constraints in Network-on-Chip Interconnections.- On the Automatic Generation of Software-Based Self-Test Programs for Functional Test and Diagnosis of VLIW Processors.- SEU-Aware Low-Power Memories Using a Multiple Supply Voltage Array Architecture.- CMOS Implementation of Threshold Gates with Hysteresis.- Simulation and Experimental Characterization of a Unified Memory Device with Two Floating-Gates.